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Tensilica设计流程支持Encounter RTL Compiler工具

Cadence Design Systems公司联合全Tensilica公司共同宣布，Tensilica在支持其钻石系列和Xtensa IP核的CAD流程中开始支持Cadence公司Encounter RTL Compiler进行全局综合。

Encounter RTL Compiler的全局综合功能使Tensilica的客户能够利用Tensilica公司IP核设计出更小、更快且更低功耗的微处理器产品。

作为Cadence OpenChoice IP计划成员之一，Tensilica结合Encounter RTL Compiler和其市场领先的IP核处理器，采用自上向下的方法，通过多目标综合以创造出时序、面积和功耗都优化的设计。

Tensilica身为移动多媒体（音频和视频）领域领先的IP核提供商，提供当今市场上最宽产品线的处理器IP核产品，包括现货可供应的钻石标准系列和设计工程师完全可配置的Xtensa处理器IP核系列。所有Tensilica处理器IP核都拥有与之相配合的软件开发工具环境。

凭借RTL Compiler多目标优化特性，客户可在面积、速度和性能方面取得显著优势。在测试中，Tensilica公司的速度和单元面积分别降低10%和5%。RTL Compiler的全局综合方案改善了性能、减小了芯片面积、降低了功耗并加快了布局布线的设计收敛时间。

XL和GXL产品包中已包括带全局综合功能的RTL Compiler来满足客户设计和成本目标。这项关键技术是Candence Encounter数字IC设计平台的一部分和Cadence逻辑设计团队解决方案的一个组件。